ED Sciences Physiques et de l'Ingénieur
Optimisation technologique des TBH SiGe verticaux sur bulk et évaluation d'une nouvelle architecture de TBH SiGe sur FD-SOI
par Philippine BILLY (Laboratoire de l'Intégration du Matériau au Système)
Cette soutenance a lieu à 10h30 - Amphi J.P. Dom UMDR 5218, IMS, Laboratoire de l'Intégration du Matériau au Système, 351 Cours de la Libération, 33405 Talence Cedex (France)
devant le jury composé de
- Sébastien FREGONESE - Chargé de recherche - Université de Bordeaux - Directeur de these
- Nathalie DELTIMPLE - Professeure - Université de Bordeaux - Examinateur
- Fabien PASCAL - Professeur des universités - Université de Montpellier - Rapporteur
- Philippe FERRARI - Professeur - Université Grenoble Alpes - Rapporteur
- Bertrand ARDOUIN - Docteur - Nokia Bell Labs - Examinateur
- Thomas ZIMMER - Professeur - Université de Bordeaux - CoDirecteur de these
Les technologies BiCMOS Silicium-Germanium (SiGe) actuellement en production adressent des applications telles que le radar automobile anticollision à 77 GHz ou les communications optiques à 100 Gb/s pour l'Internet. Les prochaines générations de technologie BiCMOS permettront d'améliorer ces applications et ouvriront la voie à de nouvelles applications telles que les communications optiques à 400 Gb/s, les communications sans fil à très haut débit ou la réalisation de capteurs et d'imageurs pour les domaines du médical, de la sécurité ou du spatial. Les travaux présentés dans cette thèse portent sur le développement et l'optimisation de transistors bipolaires à hétérojonction Silicium-Germanium (TBH SiGe) sur substrats bulk et FD-SOI. Sur substrat bulk, la technologie de référence utilisée est la BiCMOS055X de STMicroelectronics, offrant une fT de 380 GHz et une fMAX de 500 GHz. Pour le substrat FD-SOI, les travaux ont été réalisés sur une technologie CMOS avancée. Dans un premier temps, les recherches se sont concentrées sur l'optimisation de la technologie BiCMOS055X. Le premier axe d'amélioration concerne la méthode de caractérisation en fréquence des transistors bipolaires, avec la mise en œuvre d'un calibrage à 16 termes d'erreur (16T) associé à un procédé de de-embedding avancé. Ce calibrage permet d'obtenir des mesures fiables jusqu'à 500 GHz, rendant possible l'extraction précise de la véritable fMAX ainsi que l'observation d'effets de second ordre, tels que l'impact du réseau substrat. Le second axe d'optimisation porte sur la structure du transistor, incluant des modifications morphologiques et du profil de dopage. Concernant la morphologie, des ajustements ont été réalisés sur le réseau substrat : l'optimisation du layout de la région collecteur-substrat a permis d'améliorer la fMAX de 10 % à des fréquences supérieures à 100 GHz. Pour ce qui est du profil de dopage, une partie des travaux est dédiée à l'opmisation du profil de la base intrinsèque. Cela comprend le développement et le calibrage de la recette d'épitaxie in-situ pour la couche dopée au bore SiGeC:B, afin de mieux contrôler les paramètres clés de la couche, tels que son épaisseur et la dose de bore. Dans un second temps, les travaux se sont orientés vers l'évaluation d'une architecture de TBH latéral intégrée dans une technologie CMOS FD-SOI. Cette partie présente l'intégration d'une nouvelle architecture de TBH dans ce type de technologie, ainsi que les contraintes d'intégration associées. Deux architectures compatibles avec le procédé de fabrication étudié ont été intégrées sur silicium et caractérisées. Les résultats obtenus mettent en évidence les difficultés d'intégrer un TBH latéral dans un procédé CMOS non modifiable. Enfin, une étude TCAD propose des ajouts et modifications de certaines étapes du procédé afin de faciliter l'intégration d'un TBH latéral.