ED Droit
L'évolution des vecteurs d'intégration des considérations sanito-environnementales dans les accords de commerce
par Carla GOMEZ (CENTRE DE RECHERCHES ET DE DOCUMENTATION EUROPÉENNES ET INTERNATIONALES)
Cette soutenance a lieu à 14h00 - Salle des thèses Salle des thèses, Rdc, Bat C, Avenue Léon Duguit, 33600 Pessac
devant le jury composé de
- Baptiste TRANCHANT - Professeur des universités - Université de Bordeaux - Directeur de these
- Richard OUELLET - Professeur - Université Laval - CoDirecteur de these
- Gabrielle MARCEAU - Professeure - Université Laval - Examinateur
- Hugues HELLIO - Professeur des universités - Université d'Artois - Rapporteur
- Sophie GROSBON - Professeure des universités - CEDIN - Université Paris Nanterre - Rapporteur
- Sabrina ROBERT - Professeure des universités - Nantes Université - Examinateur
L'intégration de considérations sanito-environnementales (CSE) dans les accords de commerce a longtemps fait l'objet de débats quant à l'articulation opérée entre les différents enjeux. La thèse analyse la pluralité et l'évolution rapide – sinon la mutation – de la prise en compte de ces considérations par les accords de commerce visant à la libéralisation des échanges de marchandises. L'objet de ce travail est de proposer une analyse systémique et englobante des outils existants pour intégrer ces considérations au sein des accords de commerce depuis l'avènement de l'Organisation mondiale du commerce. Elle permet d'en proposer une catégorisation générale tout en appréciant leur potentiel conciliatoire. Tirant les enseignements des failles et limites de chaque outil, elle en propose également des pistes d'amélioration. Elle permet ce faisant une analyse actualisée des moyens à notre disposition pour concilier commerce et enjeux sanito-environnementaux. Elle démontre aussi l'évolution transformante pour le libre-échange de la conciliation entre impératifs commerciaux et CSE.
ED Sciences Physiques et de l'Ingénieur
Étude et implémentation sur ASIC de cœur de processeur RISC-V faible coût
par Filipe POUGET (Laboratoire de l'Intégration du Matériau au Système)
Cette soutenance a lieu à 14h15 - Laboratoire IMS, Amphitéâtre J.P.DOM 351 Cours de la Libération, Bâtiment A31, 33405 Talence Cedex, France
devant le jury composé de
- Christophe JEGO - Professeur des universités - Université de Bordeaux - Directeur de these
- Camille LEROUX - Maître de conférences - Université de Bordeaux - CoDirecteur de these
- Sylvain CLERC - Ingénieur de recherche - CEA LIST - Examinateur
- Andrea PINNA - Professeur des universités - Sorbonne Université - Examinateur
- Matthieu ARZEL - Professeur - IMT Atlantique - Rapporteur
- David NOVO - Directeur de recherche - LIRMM - Rapporteur
Dans la conception des microcontrôleurs, la performance, la consommation de puissance, la consommation d'énergie et la surface silicium sont des métriques clés qui doivent être soigneusement équilibrées. La performance fait généralement référence à la rapidité avec laquelle le microcontrôleur peut exécuter une tâche. La consommation de puissance correspond au débit auquel le dispositif utilise l'énergie électrique pendant son fonctionnement, tandis que la consommation d'énergie détermine l'autonomie du système. Enfin, la surface correspond à l'espace de silicium nécessaire pour implémenter le microcontrôleur sur une puce. Ces quatre facteurs sont étroitement liés, ce qui conduit les concepteurs à effectuer des compromis afin d'atteindre un équilibre optimal pour l'application visée. Dans ce contexte, l'architecture d'ensemble d'instructions open source RISC-V (ISA) a récemment connu une adoption croissante, permettant le développement d'une grande variété de cœurs processeurs. Sa conception modulaire et extensible permet d'adapter l'ISA à différents domaines d'application, allant des systèmes embarqués à faible consommation jusqu'au calcul haute performance. Dans ce cadre, le laboratoire IMS a développé AsteRISC, un coeur de processeur RISC-V non pipeliné et configurable, conçu pour faciliter efficacement l'exploration de l'espace de conception (Design Space Exploration – DSE). L'architecture repose sur une unité de contrôle flexible capable de s'adapter à différents paramètres architecturaux. Les travaux de recherche se concentrent d'abord sur l'analyse de la consommation d'énergie d'AsteRISC implémenté dans la technologie CMOS FD-SOI 18 nm de STMicroelectronics. Après le portage d'AsteRISC vers cette technologie et l'évaluation de ses performances, plusieurs méthodes visant à améliorer son efficacité énergétique sont étudiées. L'impact de l'intégration d'extensions issues du standard RISC-V, ainsi que des optimisations architecturales et d'implémentation, est ensuite évalué. Enfin, l'influence de la fréquence d'implémentation sur la consommation énergétique globale est analysée. Trois instructions custom RISC-V sont ensuite proposées et implémentées dans le cœur proces- seur AsteRISC. Les instructions lwincr et swincr, qui étendent respectivement les opérations load et store, ainsi que convcat, qui permet d'accélérer l'exécution d'une séquence spécifique d'opé- rations de conversion, sont introduites. Ces instructions contribuent à réduire la consommation énergétique globale d'AsteRISC. Enfin, le cœur de processeur est intégré dans un System-on-Chip (SoC) associant AsteRISC à un accélérateur dédié aux charges de travail des Large Language Models (LLM). Dans ce SoC, AsteRISC prend en charge les opérations de contrôle, les transferts de données et les calculs non linéaires. Plusieurs modifications architecturales sont introduites afin d'optimiser la latence, la consommation de puissance et l'efficacité énergétique globale. Le SoC a ensuite été fabriqué, et des mesures sur silicium ont été réalisées afin d'évaluer ses performances.