ED Sciences Physiques et de l'Ingénieur
Caractérisation et modélisation de transistors à effet de champ sans jonction à base de nanofils de silicium verticaux pour la conception de circuits logiques 3D
par Yifan WANG (Laboratoire de l'Intégration du Matériau au Système)
Cette soutenance a lieu à 9h30 - Amphithéatre J P DOM Laboratoire IMS CNRS UMR 5218 351 Cours de la Libération, Bâtiment A31 33405 Talence Cedex, France
devant le jury composé de
- Chhandak MUKHERJEE - Chargé de recherche - Université de Bordeaux - Directeur de these
- Elena GNANI - Professeure des universités - Università di Bologna - Rapporteur
- Benjamin INIGUEZ NICOLAU - Professeur des universités - University Rovira i Virgili - Rapporteur
- Guilhem LARRIEU - Directeur de recherche - LAAS-CNRS, Université de Toulouse, CNRS - Examinateur
- Marina DENG - Maîtresse de conférences - Université de Bordeaux - CoDirecteur de these
- François MARC - Maître de conférences - Université de Bordeaux - Examinateur
Pour répondre à la demande croissante de nouvelles technologies pour le calcul, les architectures neuromorphiques sont apparues comme une solution matérielle potentielle pour contourner les problèmes de latence dues aux architectures von Neumann en minimisant le délai de transmission entre les unités de calcul et de mémoire. Dans ce contexte, le laboratoire LAAS a développé une technologie émergente de transistor sans jonction à base de nanofils de silicium verticaux (JL-VNWFET) de 18 nm, promettant des performances à faible latence, à faible consommation d'énergie et à haute densité pour les applications de calcul au cœur de la mémoire. La structure sans jonction (JL) formée par un dopage élevé des nanofils de silicium vertical simplifie non seulement le processus de fabrication, mais sa structure de grille entourante offre également une robustesse aux effets de canal court. La structure verticale 3D inhérente permet d'empiler plusieurs niveaux de grille afin d'augmenter le nombre de transistors par unité de surface. Cependant, en raison d'une réduction d'échelle agressive, les effets électrothermiques et de piégeage sont devenus critiques et peuvent impacter les caractéristiques électriques des transistors, entraînant ainsi des problèmes de fiabilité. Afin d'étudier le potentiel de cette technologie émergente pour la conception de circuits, des modèles compacts basés sur la physique sont indispensables. Dans cette thèse, nous présentons une caractérisation statique et dynamique approfondie de cette technologie, y compris des mesures thermiques et de fiabilité, ainsi que le développement de modèles compacts associés et l'analyse des mécanismes de dégradation sous-jacents. Tout d'abord, le modèle compact avec ses lois d'échelle sont validés par une caractérisation statique approfondie. Pour analyser les effets électro-thermiques, nous avons ensuite effectué des mesures statiques et pulsées à différentes températures. Les résultats ont ensuite été analysés pour extraire l'impédance thermique, décrivant l'auto-échauffement dynamique du composant et les informations sur les pièges à intégrer au modèle compact existant. Nous avons ensuite effectué des simulations de circuits logiques à l'aide du modèle compact amélioré, qui ont démontré que les effets d'auto-échauffement et de piégeage pouvaient avoir un impact significatif sur les figures de mérite du circuit, tels que le retard et la consommation d'énergie. Ensuite, nous avons effectué des tests de vieillissement accéléré sur les transistors. Pour décorréler les effets purement thermiques des effets purement induits par la polarisation, nous avons effectué des tests sous température élevée ainsi que des tests de vieillissement de type NBTI. Les deux résultats de mesure ont montré une dégradation progressive de la tension de seuil du composant sous l'effet de la polarisation dans le temps, attribuée à une combinaison de création de pièges à l'interface Si-SiO2 et de piégeage dans des défauts préexistants. Enfin, le modèle compact a été modifié pour intégrer les effets NBTI, puis il a été utilisé pour la prédiction des performances des circuits logiques dans différentes conditions de fonctionnement. Le modèle compact développé dans ce travail peut fournir un retour d'information aux technologues via une boucle de co-optimisation de la technologie de conception (DTCO) et reste un maillon essentiel dans la chaîne de valeur des circuits 3D à base de JL-VNWFET.